上海证券报：何庭波再次更新韬定律论文，您觉得和前两次相比，这次论文内容有什么

看量养龙

　　田丰：2026年5月25日，何庭波在IEEE国际电路与系统研讨会（ISCAS 2026）上发表主旨演讲，首次提出“韬（τ）定律”——以时间常数τ的持续压缩替代传统制程节点的几何缩微，作为后摩尔时代芯片性能演进的新原则。论文称，基于这一原则，华为过去六年已设计并量产381款芯片；以麒麟2026为例，在制程节点不变的前提下，通过“逻辑折叠”等技术，晶体管密度较传统二维设计提升逾50%，能效提升41%，主频提升12.7%。华为并预测，到2031年，基于韬定律的高端芯片晶体管密度可达1.4纳米制程的同等水平，且无需依赖对应的先进光刻设备。

　　论文发布后一周内，业内即出现分歧：英伟达CEO黄仁勋公开评价称，这对华为是技术上的重大突破，但对台积电“不构成威胁”，他承认这是一种非常优秀的技术路径，但同时指出台积电在相关领域的布局和应用已接近10年，技术积淀深厚且十分先进。国内亦有技术评论提出“真问题、真工程，但还不是新定律”的观点，核心争议在于该理论与既有三维封装技术路线的边界是否清晰、是否经过充分的第三方工程验证。

　　2026年7月4日，何庭波发布V2版论文，篇幅由初版扩展为八章结构，首次公开了麒麟2026与量产基准芯片麒麟9030 Pro在同一制程节点下的对标实测数据：工作电压由1.1V降至0.9V，功耗下降41%，芯片面积缩小37.5%，晶体管密度提升55%，CPU主频提升13%——论文强调“这些性能差异完全来自架构改变，没有使用新的光刻工艺”。V2同时首次公开了“齿比（Gear Ratio）”概念，并披露了未来四代麒麟、昇腾芯片的演进路线图：2026至2027年已完成流片，2028至2029年处于流片前阶段，主频目标从当前年均0.05至0.1GHz的增速跃升至2026年的3.1GHz，直至2029年的4GHz。

　　最新的论文是一次论证方式的根本转向——从“晒成绩单”转向“拆解机理”，靶心精准对着芯片行业里最难被说服的那一群人：真正懂电路的工程师。

　　第一，这次更新选择正面迎战一个具体、尖锐、行内人第一反应就会提出的技术质疑——三维堆叠会不会把芯片捂热。这个问题之所以难缠，是因为它符合直觉：晶体管堆得更密，发热源挤在更小的体积里，温度理应更高。何庭波团队没有回避，而是把手机芯片拆到NPU、GPU、CPU大核、DSP四个模块，逐一给出实测的电压、频率、功耗、功耗密度对比数据。这种自曝家丑式的透明度在企业技术文献里并不常见——它甚至专门列出了一个反例：DSP的第一代堆叠方案功耗虽然下降了25%，但因为面积收缩了40%，功耗密度反而上升了24%，直到第二代方案才把密度真正压下去。

　　第二，这次给出的核心解释，回到了一个芯片设计里被低估多年的常识——芯片的功耗账本上，真正的大头，是信号在长导线上跑动这件“搬运”的动作，晶体管翻转这件“计算”本身只占小头。论文里打了个很实在的比方：一个上班族一天里最耗精力的，往往是每天两趟的通勤，坐在工位上处理的那点事反而占比有限；一个更极端的例子是大型AI算力集群，超过80%的电力都耗在数据搬运上，真正用于计算的比例反而是少数。这个规律产业界至少从二十年前先进制程开始受阻于导线延迟起就已知晓，只是过去始终缺少一种能大规模量产验证的架构手段去对症下药。这次的价值，在于用真实量产芯片的数据把这条早就存在的物理规律，第一次系统性地转化成了可复现的工程结果：折叠让信号跑动的距离缩短两到七成，时钟这类最耗电的信号网络布线跟着大幅精简，某个功能模块的时钟缓冲器数量直接砍掉超过一半，从4.36万个降到1.9万个。省电的根源，是搬得少了，算得少不少几乎无关。缩短导线只是省电的一半原因，另一半、甚至更大的一块，来自降压——根据功耗与电压平方成正比的物理规律，电压每降低一成，功耗理论上便能下降近两成。这次论文把这一层机制类比成软件工程里的阿姆达尔定律：一段程序能加速多少，取决于其中无法并行的那部分有多大；同样的道理放到电路里，一块芯片能靠拆开跑、降压跑省下多少电，取决于其中必须单线冲刺、无法拆分的部分有多小。NPU、GPU、DSP这类批量处理数据的模块天生适合拆分并行，折叠腾出的多余晶体管被直接拿去多造几个核心、把电压整体拉低——折叠后的NPU把原来一大两小三个核心换成了四个对等的大核，电压从0.85伏降到0.7伏还跑得更快。CPU大核是最典型的单线程角色，无法简单拆分，折叠带来的收益因此只停留在缩短导线这一层，功耗和功耗密度的下降幅度都明显逊色于NPU和GPU——这背后是阿姆达尔定律早就写好的物理边界，与设计团队用不用心无关。

　　第三，“节省下来的时间”该花在哪里，被讲成了一道主动选择题，技术本身只负责腾出预算，不负责替人做决定——同一套折叠架构，既可以把富余的时间预算用来降压降频省电，也可以反过来榨出更高的性能，代价是功耗密度不降反升。这句坦白比任何漂亮数据都更关键，因为它把竞争的落点从“这项工艺是不是新发明”，移到了“能不能一代接一代地，把工程纪律坚持贯彻在每一次取舍上”。三维封装本身在同行眼中早已算不上新技术，把时间红利持续、克制地兑现成能效，才是真正难以被短期复制的能力。论文最后用了一则古希腊神话收尾：西西弗斯被罚把巨石推上山顶，石头一到山顶便滚落山脚，周而复始，永无止境。韬定律治下的芯片工程，走的正是这个节奏——折叠一次电路，赚回一段时间红利，把它花在省电上，下一代芯片登场，巨石又滚回山脚，一切重新开始。区别在于，这座山不是原地打转：每一轮循环留下的，是一颗算得更多、烧得更少的芯片，累积的位移才是产业进步真正的样子。工作永远做不完，这本身就是这条定律的运行方式，算不上什么弱点。